骆驼调频

当CPU和各种外围新技术的传输速度不断攀升到GHz时，「电磁干扰（EMI）」就成为在系统层级设计产品的棘手问题。PCB工程师就是在系统层级上设计电子产品，而这些产品在我国电子产业的总产值中，占有极高的比例。因此，了解EMI和熟悉PCB的高频设计技术，已经变成每一位硬件工程师的重要任务。
本文首先介绍PCB因设计不良而变成天线的原因，并举出一些常见的解决方法。最后说明在数字电路设计中，最常遇到的EMI问题---「接地弹跳（ground bounce）」的造成原因及有效的防范方法。
PCB和天线
试想当一块计算机主机板（PCB）不幸变成一根天线时，谁还会想在此计算机上安装WLAN适配卡呢？不用怀疑，PCB是很容易就能成为天线的，只要设计它时不考虑EMI问题，它基本上就是一根天线。透过空气或缆线，PCB就能将射频（RF）能量辐射出去。
大多数PCB是不折不扣的辐射体（radiator），虽然我们并不想将它设计成天线。不过，不管我们是否打算将它设计成发射机（transmitter）的一部份，它都必须遵守国际的EMC标准。因此，若在电路设计时，没有采用滤波器…等可「抑制（suppression）」EMI的组件，我们就得使用「围阻（containment）」的方法，例如：法拉第笼（Faraday cage）、高斯结构（Gaussian structure）。
当天线被电压源驱动时，它的阻抗会剧烈地变化。当天线共振（resonance）时，它的阻抗最大，而且会向外辐射电磁能量。阻抗Z = R + jωL + j l/wc ，其中R是所谓的「辐射电阻（radiation resistance）」。当天线在某频率共振时，L和C的作用会相互抵销，此时Z = R，R的值将是最大的。
对天线和成为天线的PCB而言，其等效电路如图一所示。它的射频电压源（RF voltage）是存在的，这主要是因为接脚电感（lead inductance）与「接地弹跳」造成的。降低射频电压源是避免PCB成为天线的最佳途径，这包含：建立良好的接地系统、使用法拉第笼或高斯结构或屏蔽（shielding），此外，使用射频滤波器可以去除不需要的射频讯号，并可过滤掉特定的频段。
在系统层级上发生EMI的原因
对PCB工程师而言，任何电子组件都应该注明符合EMC标准的设计要领，因为PCB是电子成品（end product）的基础，电子成品是否符合EMC标准的要求，是由PCB决定的，而不是由个别的电子组件决定。

图一：天线的等效电路
在系统层级上发生EMI的原因，一般而言有：
使用的围阻方法（金属或塑料外壳）不正确。
缆线和连接器（connector）的接地、安装、设计不良。
PCB布线（layout）不正确，这包括：
1. 时脉和周期的讯号绕线（trace routing）错误
2. PCB堆栈和讯号多层绕线
3. 使用了具有高频宽频谱能量分布的组件
4. 差模（differential mode）与共模（common mode）滤波设计不良
5. 接地回路（ground loop）
6. 旁路（bypass）或去耦合（decouple）不足
为了抑制在系统层级上发生的EMI，下面是常用的方法：
屏蔽
衬垫
接地
滤波
去耦合
正确的绕线
绝缘和分离（separation）
控制线路的阻抗
I/O互连的设计
针对特定的组件封装，在PCB内部使用特殊的抑制技巧
差模电流和共模电流
对在数字电路中，常见的工作放大器（op amplifier）而言，差模（DM）和共模（CM）的观念是很重要的。其实对任何电路来说，都存在着差模电流和共模电流。在高频电路中，差模电流和共模电流更决定了电路向外辐射出去的射频能量大小。这两种电流的特性是不同的，一般而言，差模电流传送有用的数据或讯号，而共模电流是差模电流的副产品，它不包含任何有用的资料，是EMI的主要来源。图二是这两种电流的示意图。差模辐射（differential-mode radiation）是由位于PCB系统结构中的射频电流回路（RF current loop）产生的。共模辐射（common-mode radiation）是由于PCB电路中的供电压突然下降产生的，这会使部份电路的接地电压大于系统真正的接地参考电压，也就是说发生了「接地弹跳」的现象。
共模电流一般都比差模电流小很多，但是却能产生很大的辐射电场。差模电流所产生的辐射量是来回相减的，但是不会等于零，因为射频的来回路径不会100﹪相等。另一方面，共模电流所产生的辐射量是来回相加的，因此它是EMI的主要来源。如果来回的差模讯号之大小和相位不相等，则它们相减之后，所剩余的射频电流就是共模电流。此外，因组件造成的接地弹跳和电源供应的起伏变化，会从电力供应网络（power distribution network）抽取部份电流形成共模电流。
若想要消除共模电流，就必须使讯号的来回传输路径平衡，也就是采取能量耦合、阻抗匹配的办法。此外，也要控制好电力和讯号来源，降低多余的电磁场能量。不过，我们不可能将多余的电磁场消除，只能尽量避免产生EMI，将PCB模拟成一个完美的自我屏蔽环境，就像同轴缆线（coax）一样。

图二：差模电流和共模电流
接地弹跳
当逻辑闸开关快速切换时，瞬间的电流变化会经由IC接脚，传至主机板的电源平面（power plane）或接地平面（ground plane），造成输入参考电压的波动，进而产生射频噪声（RF noise）和电磁干扰。这种现象就称作「接地弹跳(ground bounce)」。
数字的电子装置所产生的射频辐射量是EMC标准所规范的内容之一。接地弹跳和射频辐射量有定性的关系，通常将接地弹跳所产生的电压值限制在500mV（零至峰值的振幅）以下，这就是所谓的「噪声临界值（noise threshold）」。当超过这个临界值时，射频辐射量会增加，PCB上的组件会因此发生错误的触发，也就是讯号的完整性（signal integrity；SI）遭到破坏，讯号品质下降。
当一个电子产品的射频辐射量超过EMC标准时，其接地弹跳问题将会非常的严重，甚至会令人措手无策。有时，此电子产品将无法发挥正常应有的功能。此时，与其说是要解决EMI问题，倒不如说是要解决讯号的完整性问题。因为当SI问题获得解决之后，EMI问题也可能同时被解决了。
PCB系统的接地参考电压一般都是常数0，当发生接地弹跳时，此接地参考电压将不等于0。此时，芯片内的晶体管将无法正确地感测到一个有效的输入讯号，因此造成电子产品功能的错误。例如：计算机主机板的I/O端口有接地弹跳发生，此计算机读取不到用户输入的按键或鼠标讯号。
接地弹跳在芯片和PCB的影像平面（image plane；或称作0V回传路径）之间产生共模电压，此电压会被添加到在PCB内的其它讯号上，造成SI问题。这种添加重迭（superimposition）的作用可能发生在电源端和接地端。
接地弹跳和流向电源电感的瞬间大电流有直接的关系，和传输在线的输出电感或电容无关。接地弹跳也和输入的驱动讯号（driver）与输出的讯号数目相关。若逻辑闸开关具有数个输出端，当同时切换时，其输出端和电源、接地面之间很可能会产生接地弹跳。弹跳的程度和输出端的瞬间放电电流dI/dt（前级驱动的切换速率）有直接的关系。
图三是一颗具有四个接脚的芯片，这些接脚分别是：Vin、Vout、Vcc和Vgnd。当开关2关闭时，负载电容C被短路接地。当C放电时，会在接地回传路径上产生大电流（current surge），这个电流是Id。
当C的电流被输出电压补足，再次放电，如此循环不断，在接地回传路径的电感Lgnd上，将感应产生一个接地弹跳电压Vgb。它是介于系统接地面和此芯片内部的参考接地之间。Vgb的值是等于Lgnd*dId/dt。
Vgb的另一种解释是，当P和N晶体管导通时，电流将从Vcc流到PCB的接地面，产生Vgb。若是如此，则这种电流可能会造成电力供应的不足。不过，当R1和R2的电阻值很大时，这种解释就说不通了。因为R1和R2会限制从Vcc流到接地面的电流大小。因此，接地弹跳的主要来源是，负载电容透过逻辑闸，所释放出来到接地面的电流。
逻辑闸开关需要在瞬间改变驱动电流，芯片的导线接合（lead bond）处或接脚之电感、线路（trace）电感和其它寄生电感，都会产生此瞬间的驱动电流。可是电源供应器是无法吸收瞬间产生的变动电流，结果就在组件的电源、接地面和接脚之间产生了差动电压。在组件的电源和接地面结构中，接地弹跳是以噪声显现出来。因此，当「噪声边界值（noise margin）」降低时，很容易造成电压感测线路（voltage-level sensitive trace）的错误触发。就功能而言，低逻辑（也就是指0）状态下的噪声边界值，通常比在高逻辑（也就是指1）状态下的噪声边界值小。这是由于接地弹跳在低逻辑状态下（逻辑闸关闭时），比较容易发生，因此，从事系统层级（PCB）设计时，要特别注意低逻辑状态。
接地弹跳电压（Vgb）通常比输出讯号的电压小，而且不会影响输出（发射）讯号，但是它会严重影响输入（接收）讯号。这是因为输入（接收）端是以本地（内部）的参考接地来比较输入（接收）讯号的电压，但是内部的参考接地已经因为接地弹跳而变成Vgb了，因此，输入端实际的输入差动电压是：Vin - Vgb。这就是TTL电路的写照。CMOS则以Vcc和接地参考电压的权重平均值，来比较输入讯号的电压。虽然有不同种类的逻辑电路，但是接地弹跳的观念是相同的。如果逻辑组件的输出端有N个，则Vgb将变成N倍。

图三：芯片内部的四个接脚和接地弹跳电压
CMOS逻辑电路
由于CMOS制程技术的成本低廉，所以目前大多数的数字芯片都是采用CMOS制成的。但是，CMOS同样也会产生接地弹跳的现象，所以我们必须注意防范。
图四是一个CMOS逻辑闸和其附近的寄生阻抗。当从高至低的状态转换时，假设负载电容CL为50pF，5V的电压施加在CL上，则电容的电荷量是250p库伦（Coulomb，Q = CV）。这个电荷量必须透过此逻辑组件放电，使负载进入低逻辑状态（0V）。放电电流是从负载流到此组件的接地面，此电流的变化率（dI/dt）在参考接地接脚的电感上产生「电压降（voltage drop）」。CMOS内部接脚和接地回传电感可能会发生电压过高（overshoot）或过低（undershoot），甚至在高速的逻辑组件中会发生阻尼振荡（ring）的现象。
流向PCB接地面的电荷会产生一个共模电压，此电压将造成射频辐射。由于逻辑闸在瞬间切换时，所产生的放电流是无法消除的，因此，我们必须限制射频电流的尖峰值。最好的方法是在电源和PCB接地面的路径上，分别加上一个低阻抗，以降低共模电压的大小。

图四：CMOS和PCB
在下列情况下，接地弹跳会更加严重：
负载电容增加
负载电阻降低
接脚电感和线路电感增加
数个逻辑闸同时切换
上述情况都会造成放电电流的增加，由于此电流来自于PCB的电力供应网络，因此这也会造成其它组件的电力供应不足。
防范方法
目前有数种消除接地弹跳的方法存在。其中，延长输出讯号的切换时间是最常用的方法，例如：利用时脉讯号偏移（clock skew）电路，使输出讯号的边缘速率（edge rate）变慢。此外，可在负载端加入串联电阻，减少放电电流的大小。
有些PCB制造商使用数条接地导线（wire bond leads）和芯片封装接合。不过，这些导线之间的间距必须是相等的，如此才能将接脚电感降低。将接地连接点在组件四周散布开来，比将接地接脚全部连接在一起的效果要好的多。
当设计PCB布线时，不同的接地接脚必须走不同的连接路径到达接地面。若将两个接地终端连接在一起，并走同一条线路到达接地通孔（via），这是违背个别的接脚必须独立接地的原则。
其它能降低PCB接地弹跳问题的办法，包含：
1. 控制负载：降低负载电容和增加负载电阻
2. 布线：除了要降低输出电路的电感值以外，布线时，也要降低PCB上的电源和接地面的电感值。
3. 芯片封装：尽量使用在芯片中央存在着一个参考接地接脚（电感值是4nH）的芯片。应该避免使用参考接地接脚存在于四个角落（电感值是15nH）的芯片。
结语
EMI和EMC随着高速传输接口技术的进步，而日形重要。过去，硬件工程师都习惯在低速的数字PCB电路环境中从事设计，如今都必须自我提升，解决高频的EMI问题。
理论上，他们要跨越的技术门坎是很高的。不过，可以采用循序渐进的方式，先从高频数字PCB常发生的接地弹跳问题切入，进而了解和处理其它重要的EMI问题，例如：串音（crosstalk）、讯号完整性（SI）、滤波、线路终结（trace termination）、传输线…….等。
其实，接地弹跳在部份非高频的PCB电路中也会发生，这是因为数字电路大量地使用运算放大器和逻辑闸，造成共模电流和共模电压的存在。硬件工程师可以利用本文所介绍的差模和共模观念，应用到高频的PCB电路，并警慎选择合适的组件来设计，若能如此，就能轻易地消除接地弹跳的问题了。